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    首頁產品索引AD9516-4

    AD9516-4

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    14路輸出時鐘發(fā)生器，集成1.6 GHz VCO

    制造商：ADI/AD

    中文數據手冊

    產品信息

    優(yōu)勢和特點

      低相位噪聲鎖相環(huán)(PLL) -- 片內VCO調諧范圍：1.45 GHz至1.80 GHz-- 可選外部VCO/VCXO，最高達2.4 GHz-- 1路差分或2路單端基準輸入

      6對1.6 GHz LVPECL輸出-- 每對輸出共用1至32分頻器和粗調相位延遲-- 加性輸出抖動：225 fs rms-- 通道間偏斜成對輸出小于10 ps

      4對800 MHz LVDS時鐘輸出-- 每對輸出共用兩個級聯的1至32分頻器和粗調相位延遲-- 加性輸出抖動：275 fs rms

      上電時所有輸出自動同步

      提供手動輸出同步

      64引腳LFCSP

      欲了解更多特性，請參考數據手冊

      三對 1.6 GHz LVPECL 輸出每對共用1至32分頻器和粗調相位延遲加性輸出抖動：225 fS均方根值通道間偏斜成對輸出小于10 ps

      兩對800 MHz LVDS時鐘輸出每對共用兩個級聯的1至32分頻器和粗調相位延遲加性輸出抖動：275 fS均方根值可以精調每路LVDS輸出的延遲(ΔT)

      上電時所有輸出自動同步

      串行控制端口

      64引腳LFCSP封裝

    產品詳情

    AD9516-4*提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內集成鎖相環(huán)(PLL)和電壓控制振蕩器(VCO)。片內VCO的調諧頻率范圍為1.45 GHz至1.80 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。

    AD9516-4具有出色的低抖動和相位噪聲特性，可極大地提升數據轉換器的性能，并且也有利于其它相位噪聲和抖動要求嚴苛的應用。

    AD9516-4提供6路LVPECL輸出（分為三對）、4路LVDS輸出（分為兩對）和8路CMOS輸出（每路LVDS輸出對應兩路）。LVPECL輸出的工作頻率達1.6 GHz，LVDS輸出的工作頻率達800 MHz，CMOS輸出的工作頻率達250 MHz。

    每對輸出均有分頻器，其分頻比和粗調延遲（或相位）均可以設置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達1024。

    AD9516-4提供64引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時，可以使用外部VCO，它需要更寬的電壓范圍。獨立的LVPECL電源可以為2.5 V至3.3 V（標稱值）。

    AD9516-4的額定工作溫度范圍為?40°C至+85°C工業(yè)溫度范圍。

    應用

      低抖動、低相位噪聲時鐘分配

      10/40/100 Gb/s網絡線路卡，包括SONET、同步以太網、OTU2/3/4

      前向糾錯(G.710)

      為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘

      高性能無線收發(fā)器

      自動測試設備(ATE)和高性能儀器儀表

    * AD9516泛指AD9516系列的所有器件。但是，使用AD9516-4時，它僅指AD9516系列的該特定器件。

    電路圖、引腳圖和封裝圖

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    AD9516-4BCPZ-REEL7-- 立即購買
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    技術資料

    標題類型大小（KB）下載
    AN-835: Understanding High Speed ADC Testing and Evaluation (Rev. B)PDF1423 點擊下載
    AN-501: Aperture Uncertainty and ADC System Performance (Rev. A)PDF227 點擊下載
    AN-0983: Introduction to Zero-Delay Clock Timing TechniquesPDF162 點擊下載
    AN-756: Sampled Systems and the Effects of Clock Phase Noise and Jitter (Rev. 0)PDF291 點擊下載
    AN-769: Generating Multiple Clock Outputs from the AD9540 (Rev. 0)PDF130 點擊下載
    AN-939: Super-Nyquist Operation of the AD9912 Yields a High RF Output Signal (Rev. 0)PDF221 點擊下載
    AN-837: DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance (Rev. 0)PDF313 點擊下載
    AN-823: Direct Digital Synthesizers in Clocking Applications Time (Rev. 0)PDF115 點擊下載

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