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    首頁產(chǎn)品索引NB3L8533

    NB3L8533

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    1 MUX to 4 LVPECL Fanout Buffer

    制造商：ON

    中文數(shù)據(jù)手冊

    產(chǎn)品信息

    The NB3L8533 is a low skew 1:4 LVPECL Clock fanout buffer designed explicitly for low output skew applications.The NB3L8533 features a multiplexed input which can be driven by either a differential or single?ended input to allow for the distribution of a lower speed clock along with the high speed system clock.The CLK_SEL pin will select the differential clock inputs, CLK and CLKb, when LOW (or left open and pulled LOW by the internal pull?down resistor). When CLK_SEL is HIGH, the Differential PCLK and PCLKb inputs are selected.The common enable (CLK_EN) is synchronous so that the outputs will only be enabled/disabled when they are already in the LOW state.This avoids any chance of generating a runt clock pulse when the device is enabled/disabled as can happen with an asynchronous control. The internal flip flop is clocked on the falling edge of the input clock, therefore, all associated specification limits are referenced to the negative edge of the clock input.
    • CLK/CLKb can Accept LVPECL, LVDS, HCSL, STTL and HSTL
    • PCLK/PCLKb can Accept LVPECL, LVDS, CML and SSTL
    • Four Differential LVPECL Clock Outputs
    • 1.5 ns Maximum Propagation Delay
    • LVCMOS Compatible Control Inputs
    • Selectable Differential Clock Inputs
    • Synchronous Clock Enable
    • 30 ps Max. Skew Between Outputs
    • 650 MHz Maximum Clock Output Frequency

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    型號制造商描述購買
    NB3L8533DTGONNB3L8533 是一款低歪曲率 1:4 LVPECL 時鐘扇出緩沖器，明確適用于低輸出歪曲率應(yīng)用。NB3L8533 具有可由差分或單端輸入驅(qū)動的多路復(fù)用時鐘輸入，可用于分發(fā)更低速時鐘以及高速系統(tǒng)時鐘。CLK_SEL 引腳為低電平（或保持開路并由內(nèi)部下拉電阻拉低時）時將選擇差分時鐘輸入 CLK 和 CLKb。當 CLK_SEL 為高電平時，將選擇差分 PCLK 和 PCLKb 輸入。公共啟用 (CLK_EN) 同步，因此輸出僅在處于低電平狀態(tài)時才啟用/禁用。這樣會避免當設(shè)備啟用/禁用時產(chǎn)生短時鐘脈沖，這種情況可能發(fā)生在異步控制中。內(nèi)部觸發(fā)器在輸入時鐘的下降邊進行計時，因此，所有相關(guān)規(guī)格限制都參考到時鐘輸入的負邊。 立即購買
    NB3L8533DTR2GONNB3L8533 是一款低歪曲率 1:4 LVPECL 時鐘扇出緩沖器，明確適用于低輸出歪曲率應(yīng)用。NB3L8533 具有可由差分或單端輸入驅(qū)動的多路復(fù)用時鐘輸入，可用于分發(fā)更低速時鐘以及高速系統(tǒng)時鐘。CLK_SEL 引腳為低電平（或保持開路并由內(nèi)部下拉電阻拉低時）時將選擇差分時鐘輸入 CLK 和 CLKb。當 CLK_SEL 為高電平時，將選擇差分 PCLK 和 PCLKb 輸入。公共啟用 (CLK_EN) 同步，因此輸出僅在處于低電平狀態(tài)時才啟用/禁用。這樣會避免當設(shè)備啟用/禁用時產(chǎn)生短時鐘脈沖，這種情況可能發(fā)生在異步控制中。內(nèi)部觸發(fā)器在輸入時鐘的下降邊進行計時，因此，所有相關(guān)規(guī)格限制都參考到時鐘輸入的負邊。 立即購買

    技術(shù)資料

    標題類型大?。↘B）下載
    AC Characteristics of ECL DevicesPDF896 點擊下載
    Storage and Handling of Drypack Surface Mount DevicePDF49 點擊下載
    Thermal Analysis and Reliability of WIRE BONDED ECLPDF119 點擊下載
    Clock Generation and Clock and Data Marking and Ordering Information GuidePDF71 點擊下載
    TSSOP-20 WBPDF38 點擊下載
    2.5V/3.3V Differential 2:1 MUX to 4 LVPECL Fanout BufferPDF151 點擊下載

    應(yīng)用案例更多案例

    系列產(chǎn)品索引查看所有產(chǎn)品

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