EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。下面介紹與EDA基本特征有關(guān)的幾個概念。

　　1．“自頂向下”的設(shè)計方法10年前，電子設(shè)計的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。

　　高層次設(shè)計是一種“自頂向下”的全新設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。

　　2．ASIC設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進行設(shè)計。ASIC按照設(shè)計方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。

　　設(shè)計全定制ASIC芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由IC廠家去進行掩模制造，做出產(chǎn)品。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。

　　半定制ASIC芯片的版圖設(shè)計方法分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。

　　可編程邏輯芯片與上述掩模ASIC的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。

　　可編程邏輯器件自70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴大時，它可以很容易地轉(zhuǎn)由掩模ASIC實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。

　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。

　　3.硬件描述語言硬件描述語言（HDL）是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行“A=B＋C”即可。而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEESTD－1076）。

　　VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點：(1)VHDL的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。(2)VHDL可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。(3)VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。(4)VHDL是一個標(biāo)準(zhǔn)語言，為眾多的EDA廠商支持，因此移植性好。

　　4．EDA系統(tǒng)框架結(jié)構(gòu)EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國際CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計方法的實現(xiàn)基礎(chǔ)。

　　EDA技術(shù)的每一次進步,都引起了設(shè)計層次上的一次飛躍,圖1示出EDA技術(shù)設(shè)計層次的飛躍。物理級設(shè)計主要指IC版圖設(shè)計，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。

　　1．電路級設(shè)計電路級設(shè)計工作流程如圖2所示。電子工程師接受系統(tǒng)設(shè)計任務(wù)后，首先確定設(shè)計方案，并選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。

　　仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行PCB板的自動布局布線。在制作PCB板之前還可以進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。

　　由此可見，電路級的EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。

　　2．系統(tǒng)級設(shè)計進入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計輸入、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生。

　　高層次設(shè)計是一種“概念驅(qū)動式”設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標(biāo)進行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。系統(tǒng)級設(shè)計的工作流程見圖3。首先，工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。其次，輸入VHDL代碼，這是高層次設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。第三步是，將以上的設(shè)計輸入編譯成標(biāo)準(zhǔn)的VHDL文件。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項設(shè)計結(jié)果：(1)適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求；最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，則通過更換相應(yīng)的廠家綜合庫，輕易地轉(zhuǎn)由ASIC形式實現(xiàn)。

　　綜上所述，EDA技術(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。廣大電子工程人員掌握這一先進技術(shù)，這不僅是提高設(shè)計效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要。

　　EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。

　　利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成。

　　現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。

　　EDA常用軟件

　　EDA工具層出不窮，目前進入我國并具有廣泛影響的EDA軟件有：EWB、PSPICE、OrCAD、PCAD、Protel、ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence、MicroSim等等。這些工具都有較強的功能，一般可用于幾個方面，例如很多軟件都可以進行電路設(shè)計與仿真，同時以可以進行PCB自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。下面按主要功能或主要應(yīng)用場合，分為電路設(shè)計與仿真工具、PCB設(shè)計軟件、IC設(shè)計軟件、PLD設(shè)計工具及其它EDA軟件，進行簡單介紹。

　　1、電子電路設(shè)計與仿真工具

　　電子電路設(shè)計與仿真工具包括SPICE/PSPICE；EWB；Matlab；SystemView；MMICAD等。下面簡單介紹前三個軟件。

　?。?）SPICE（Simulation Program with Integrated Circuit Emphasis）

　　是由美國加州大學(xué)推出的電路分析仿真軟件，是20世紀(jì)80年代世界上應(yīng)用最廣的電路設(shè)計軟件，1998年被定為美國國家標(biāo)準(zhǔn)。1984年，美國MicroSim公司推出了基于SPICE的微機版PSPICE（Personal—SPICE）。現(xiàn)在用得較多的是PSPICE6.2，可以說在同類產(chǎn)品中，它是功能最為強大的模擬和數(shù)字電路混合仿真EDA軟件，在國內(nèi)普遍使用。最新推出了PSPICE9.1版本。它可以進行各種各樣的電路仿真、激勵建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出、并在同一窗口內(nèi)同時顯示模擬與數(shù)字的仿真結(jié)果。無論對哪種器件哪些電路進行仿真，都可以得到精確的仿真結(jié)果，并可以自行建立元器件及元器件庫。

　?。?）EWB(Electronic Workbench)軟件

　　是InterActive ImageTechnologies Ltd 在20世紀(jì)90年代初推出的電路仿真軟件。目前普遍使用的是EWB5.2，相對于其它EDA軟件，它是較小巧的軟件（只有16M）。但它對模數(shù)電路的混合仿真功能卻十分強大，幾乎100[%]地仿真出真實電路的結(jié)果，并且它在桌面上提供了萬用表、示波器、信號發(fā)生器、掃頻儀、邏輯分析儀、數(shù)字信號發(fā)生器、邏輯轉(zhuǎn)換器和電壓表、電流表等儀器儀表。它的界面直觀，易學(xué)易用。它的很多功能模仿了SPICE的設(shè)計，但分析功能比PSPICE稍少一些。

　?。?）文字MATLAB產(chǎn)品族

　　它們的一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集用來對圖像信號處理、控制系統(tǒng)設(shè)計、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進行分析和設(shè)計。它具有數(shù)據(jù)采集、報告生成和MATLAB語言編程產(chǎn)生獨立C/C++代碼等功能。MATLAB產(chǎn)品族具有下列功能：數(shù)據(jù)分析；數(shù)值和符號計算；工程與科學(xué)繪圖；控制系統(tǒng)設(shè)計；數(shù)字圖像信號處理；財務(wù)工程；建模、仿真、原型開發(fā)；應(yīng)用開發(fā)；圖形用戶界面設(shè)計等。MATLAB產(chǎn)品族被廣泛地應(yīng)用于信號與圖像處理、控制系統(tǒng)設(shè)計、通訊系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對特定的需求進行擴充，從而在不斷深化對問題的認(rèn)識同時，提高自身的競爭力。

　　2、PCB設(shè)計軟件

　　PCB(Printed—Circuit Board)設(shè)計軟件種類很多，如Protel； OrCAD；Viewlogic； PowerPCB； Cadence PSD；MentorGraphices的Expedition PCB；Zuken CadStart； Winboard/Windraft/Ivex-SPICE；PCB Studio； TANGO等等。目前在我國用得最多應(yīng)屬Protel，下面僅對此軟件作一介紹。

　　Protel是PROTEL公司在20世紀(jì)80年代末推出的CAD工具，是PCB設(shè)計者的首選軟件。它較早在國內(nèi)使用，普及率最高，有些高校的電路專業(yè)還專門開設(shè)Protel課程，幾乎所在的電路公司都要用到它。早期的Protel主要作為印刷板自動布線工具使用，現(xiàn)在普遍使用的是Protel99SE，它是個完整的全方位電路設(shè)計系統(tǒng)，包含了電原理圖繪制、模擬電路與數(shù)字電路混合信號仿真、多層印刷電路板設(shè)計（包含印刷電路板自動布局布線），可編程邏輯器件設(shè)計、圖表生成、電路表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務(wù)器體系結(jié)構(gòu)，同時還兼容一些其它設(shè)計軟件的文件格式，如ORCAD、PSPICE、EXCEL等。使用多層印制線路板的自動布線，可實現(xiàn)高密度PCB的100[%]布通率。Protel軟件功能強大、界面友好、使用方便，但它最具代表性的是電路設(shè)計和PCB設(shè)計。

　　3、IC設(shè)計軟件

　　IC設(shè)計工具很多，其中按市場所占份額排行為Cadence、Mentor Graphics和Synopsys。這三家都是ASIC設(shè)計領(lǐng)域相當(dāng)有名的軟件供應(yīng)商。其它公司的軟件相對來說使用者較少。中國華大公司也提供ASIC設(shè)計軟件（熊貓2000）；另外近來出名的Avanti公司，是原來在Cadence的幾個華人工程師創(chuàng)立的，他們的設(shè)計工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設(shè)計。下出按用途對IC設(shè)計軟件作一些介紹。

　?。?）設(shè)計輸入工具

　　這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer,viewlogic的viewdraw,硬件描述語言VHDL、Verilog HDL是主要設(shè)計語言，許多設(shè)計輸 入工具都支持HDL。另外像Active—HDL和其它的設(shè)計輸入方法，包括原理和狀態(tài)機輸入方法，設(shè)計FPGA/CPLD的工具大都可作為IC設(shè)計的輸入手段，如Xilinx、Altera等公司提供的開發(fā)工具，Modelsim FPGA等。

　　（2）設(shè)計仿真工作

　　我們使用EDA工具的一個最大好處是可以驗證設(shè)計是否正確，幾乎每個公司的EDA 產(chǎn)品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級電路仿真器，speedwaveVHDL仿真器，VCS—verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS（VHDL仿真器）?，F(xiàn)在的趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗證的工具。

　?。?）綜合工具

　　綜合工具可以把HDL變成門級網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢，它的Design Compile是作綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個產(chǎn)品叫Behavior Compiler，可以提供更高級的綜合。另外最近美國又出了一家軟件叫Ambit，說是比Synopsys的軟件更有效，可以綜合50萬門的電路，速度更快。今年初Ambit被Cadence公司收購，為此Cadence放棄了它原來的綜合軟件Synergy。隨著FPGA設(shè)計的規(guī)模越來越大，各EDA公司又開發(fā)了用于FPGA設(shè)計的綜合軟件，比較有名的有：Synopsys的FPGA Express,Cadence的Synplity，Mentor的Leonardo，這三家的FPGA綜合軟件占了市場的絕大部分。

　?。?）布局和布線

　　在IC設(shè)計的布局布線工具中，Cadence軟件是比較強的，它有很多產(chǎn)品，用于標(biāo)準(zhǔn)單元、門陣列已可實現(xiàn)交互布線。最有名的是Cadence spectra，它原來是用于PCB布線的，后來Cadence把它用來作IC的布線。其主要工具有：Cell3，Silicon Ensemble—標(biāo)準(zhǔn)單元布線器；Gate Ensemble—門陣列布線器；Design Planner—布局工具。其它各EDA軟件開發(fā)公司也提供各自的布局布線工具。

　?。?）物理驗證工具

　　物理驗證工具包括版圖設(shè)計工具、版圖驗證工具、版圖提取工具等等。這方面Cadence也是很強的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。

　　（6）模擬電路仿真器

　　前面講的仿真器主要是針對數(shù)字電路的，對于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過是選擇不同公司的SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE現(xiàn)在被Avanti公司收購了。在眾多的SPICE中，最好最準(zhǔn)的當(dāng)數(shù)HSPICE，作為IC設(shè)計，它的模型最多，仿真的精度也最高。

　　4、PLD設(shè)計工具

　　PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型：CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它們的基本設(shè)計方法是借助于EDA軟件，用原理圖、狀態(tài)機、布爾表達式、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，最后用編程器或下載電纜，由目標(biāo)器件實現(xiàn)。生產(chǎn)PLD的廠家很多，但最有代表性的PLD廠家為ALTERA、Xilinx和Lattice 公司。

　　PLD的開發(fā)工具一般由器件生產(chǎn)廠家提供，但隨著器件規(guī)模的不斷增加，軟件的復(fù)雜性也隨之提高，目前由專門的軟件公司與器件生產(chǎn)廠家合作，推出功能強大的設(shè)計軟件。

　　下面介紹主要器件生產(chǎn)廠家和開發(fā)工具。

　　（1）ALTERA 20世紀(jì)90年代以后發(fā)展很快。主要產(chǎn)品有：MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其開發(fā)工具—MAX+PLUS II是較成功的PLD開發(fā)平臺，最新又推出了Quartus II開發(fā)軟件。Altera公司提供較多形式的設(shè)計輸入手段，綁定第三方VHDL綜合工具，如：綜合軟件FPGA Express、Leonard Spectrum，仿真軟件ModelSim。

　?。?）ILINX FPGA的發(fā)明者。產(chǎn)品種類較全，主要有；XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系列，其最大的Vertex—II Pro器件已達到800萬門。開發(fā)軟件為Foundation和ISE。通常來說，在歐洲用Xilinx的人多，在***和亞太地區(qū)用ALTERA的人多，在美國則是平分秋色。全球PLD/FPGA產(chǎn)品60[%]以上是由Altera和Xilinx提供的。可以講Altera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。

　?。?）Lattice—Vantis Lattice是ISP（In—System Programmability）技術(shù)的發(fā)明者，ISP技術(shù)極大地促進了PLD產(chǎn)品的發(fā)展，與ALTERA和XILINX相比，其開發(fā)工具比Altera和Xilinx略遜一籌。中小規(guī)模PLD比較有特色，大規(guī)模PLD的競爭力還不夠強（Lattice沒有基于查找表技術(shù)的大規(guī)模FPGA），1999年推出可編程模擬器件，1999年收購Vantis（原AMD子公司），成為第三大可編程邏輯器件供應(yīng)商。2001年12月收購Agere公司（原Lucent微電子部）的FPGA部門。主要產(chǎn)品有ispLSI2000/5000/8000，MACH4/5。

　?。?）ACTEL 反熔絲（一次性燒寫）PLD的領(lǐng)導(dǎo)得，由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級上有較大優(yōu)勢。ALTERA和XILINX則一般不涉足軍品和宇航級市場。

　?。?）Quicklogic專業(yè)PLD/FPGA公司，以一次性反熔絲工藝為主，在中國地區(qū)銷售量不大。

　?。?）Lucent 主要特點是有不少用于通訊領(lǐng)域的專用IP核，但PLD/FPGA不是Lucent的主要業(yè)務(wù)，在中國地區(qū)使用的人很少。

　　（7）ATMEL 中小規(guī)模PLD做得不錯。ATMEL也做了一些與Altera和Xilinx兼容的片子，但在品質(zhì)上與原廠家還是有一些差距，在高可*性產(chǎn)品中使用較少，多用在低端產(chǎn)品上。

　　（8）Clear Logic 生產(chǎn)與一些著名PLD/FPGA大公司兼容的芯片，這種芯片可將用戶的設(shè)計一次性固化，不可編程，批量生產(chǎn)時的成本較低。

　　（9）WSI 生產(chǎn)PSD（單片機可編程外圍芯片）產(chǎn)品。這是一種特殊的PLD，如最新的PSD8xx、PSD9xx集成了PLD、EPROM、Flash，并支持ISP（在線編程），集成度高，主要用于配合單片機工作。

　　PLD（可編程邏輯器件）是一種可以完全替代74系列及GAL、PLA的新型電路 ，只要有數(shù)字電路基礎(chǔ)，會使用計算機，就可以進行PLD的開發(fā)。PLD的在線編程能力和強大的開發(fā)軟件，使工程師可以在幾天，甚至幾分鐘內(nèi)就可完成以往幾周才能完成的工作，并可將數(shù)百萬門的復(fù)雜設(shè)計集成在一顆 芯片內(nèi)。PLD技術(shù)在發(fā)達國家已成為電子工程師必備的技術(shù)。

　　5、其它EDA軟件

　　（1）VHDL語言 超高速集成電路硬件描述語言（VHSIC Hardware Deseription Languagt，簡稱VHDL），是IEEE的一項標(biāo)準(zhǔn)設(shè)計語言。它源于美國國防部提出的超高速集成電路（Very High Speed Integrated Circuit，簡稱VHSIC）計劃，是ASIC設(shè)計和PLD設(shè)計的一種主要輸入工具。

　?。?）Veriolg HDL 是Verilog公司推出的硬件描述語言，在ASIC設(shè)計方面與VHDL語言平分秋色。

　　（3）其它EDA軟件如專門用于微波電路設(shè)計和電力載波工具、PCB制作和工藝流程控制等領(lǐng)域的工具，在此就不作介紹了。

　　由于EDA軟件眾多，大家不可能對每個軟件都是很熟悉的，這樣如果有不同的原文件過來，我們要會轉(zhuǎn)換成自己最熟悉的一種來進行。以下是我使用的幾種方法，希望大家都提寶貴意見!

　　就我所知的主要有以下幾種搭配方法：1、ORCAD和PowerPCB的組合;2、ORCAD和PROTEL;3POWERLOGIC和POWERPCB的組合，4、PROTEL自身的組合;還有就是我們從GERBOR文件中提取出一些有用的東西，如邊框，結(jié)構(gòu)等。

　　其中他們之間的轉(zhuǎn)換有的是需要軟件來支持，有的不需要能過的自身文件格式的轉(zhuǎn)換就可以實現(xiàn)了。

　　一、PCB之間的轉(zhuǎn)換：

　　1、POWERPCB到PRTEL的轉(zhuǎn)換;(PADS2005和PROTEL99SE中實現(xiàn))

　　這個轉(zhuǎn)換通過軟件自身就可以實現(xiàn)，不需要其它第三方軟件;在POWERPCB中，導(dǎo)出低版本的ASC文件，大概是3.0左右吧，然后在PROTEL99SE中導(dǎo)入就可以了，他們之間的轉(zhuǎn)換是不要軟件，轉(zhuǎn)換效果是相當(dāng)不錯的。

　　2、PROTEL到POWERPCB的轉(zhuǎn)換

　　這個轉(zhuǎn)換是要軟件來實現(xiàn)的，PADS2005的安裝后就自帶了這個軟件，所以再此也不詳解了!詳見下圖：

　　PCB我主要是在這兩個之間轉(zhuǎn)換。其它的就沒有使用過了!

　　二、原理圖之間的轉(zhuǎn)換：

　　1、ORCAD到POWERLOGIC，這個是很簡單的，新版的PADS2005SP3就可以直接打開ORCAD的文件，所以不需要什么軟件，當(dāng)然這是很方便的，效果也是相當(dāng)好的!如果不是PADS2005SP2可以用以下軟件可以轉(zhuǎn)換：

　　2、POWERLOGIC到ORCAD，需要第三方軟件，而且是相當(dāng)煩的，而且效果也不是太好!

　　就是這個軟件，操作起來，先要在POWERLOGIC，轉(zhuǎn)化為TXT導(dǎo)出去，而且要版本低，具體的說是POWERLOGIC4。0,這樣才可以。用上面的軟件可以打開，然后轉(zhuǎn)化成原理圖，然后就是另存為DSN文件，最后用ORCAD打開就可以了!(用PADS2005不是SP2,轉(zhuǎn)化TXT文件轉(zhuǎn)出，注意轉(zhuǎn)的時候要選擇PADS2004這樣就可以了，且生成的文件不能放在桌面上。用PADS2005SP2轉(zhuǎn)化不成功!)

　　1）本系統(tǒng)基本達到作為數(shù)字密碼鎖的絕大部分功能，但還有許多不足或需完善的地方。比如說采用3×4的通用機械鍵盤受到鍵盤數(shù)量的限制，在很大的程度上限制了其功能的擴展。若在系統(tǒng)中加入語音提示模塊，在按下按鍵的同時給出語音提示，開啟或是關(guān)閉密碼鎖的同時給出語音提示，將會使該系統(tǒng)顯得更加人性化，更加接近成為一個成熟的產(chǎn)品。

　?。?）設(shè)計外圍電路：系統(tǒng)用方波信號源，直流工作電源。

　　（3）若為畢業(yè)設(shè)計，可要求設(shè)計調(diào)試程序、外圍電路等，還可要求設(shè)計制作整個系統(tǒng)，包括PCB的制作。

　?。?）密碼鎖輸入電路KEYB 0ARD.VHD中對各種分頻信號/信號序列的設(shè)計有獨到之處。該設(shè)計中，利用一個自由計數(shù)器來產(chǎn)生各種需要的頻率，也就是先建立一個N位計數(shù)器，N的大小根據(jù)電路的需求決定。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時鐘信號。若輸入時鐘為CLK，N位計數(shù)器的輸出為Q[N-1，0]，則Q（0）為CLK的2分頻脈沖信號，Q（1）為CLK的4分頻脈沖信號，Q（2）為CLK的8分頻脈沖信號，……Q（N-1）為CLK的2N分頻脈沖信號；Q（5 DOWNT04）取得的是一個脈沖波形序列，其值是依00-01-10-11-00-01周期性變化的，其變化頻率為CLK的25分頻，也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號或信號序列。

　?。?）鍵盤輸入去抖電路的設(shè)計程序DEBOUNCING.VHD在實際系統(tǒng)的開發(fā)中有較好的參考價值。

　?。?）密碼鎖控制電路CTRL，VHD中對于數(shù)據(jù)的更新及移位方法比較好。程序中使用語句“ACC

　?。?）在密碼鎖輸入電路等模塊的程序的設(shè)計和仿真中，為了便于觀察一些中間結(jié)果，在程序中增加了一些觀測輸出點。這一設(shè)計技巧，對于較大的程序或多進程程序的設(shè)計非常重要。同時在仿真時，為了便于觀測全局結(jié)果，降低了分頻常數(shù)。同理，在進行程序仿真時，對于程序中數(shù)目較大的分頻/計數(shù)/計時常數(shù)的修改是非常必要的。

　　１　前言

　　人類社會已進入到高度發(fā)達的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進步?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實現(xiàn)這種進步的主要因素是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管。后者的核心就是ＥＤＡ技術(shù)，ＥＤＡ是指以計算機為工作平臺，融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子ＣＡＤ通用軟件包，主要能輔助進行三方面的設(shè)計工作：ＩＣ設(shè)計，電子電路設(shè)計，ＰＣＢ設(shè)計。沒有ＥＤＡ技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對ＥＤＡ技術(shù)提出新的要求。

　?。病。牛模良夹g(shù)的發(fā)展

　　回顧近３０年電子設(shè)計技術(shù)的發(fā)展歷程，可將ＥＤＡ技術(shù)分為三個階段。

　　七十年代為ＣＡＤ階段，人們開始用計算機輔助進行ＩＣ版圖編輯、ＰＣＢ布局布線，取代了手工操作，產(chǎn)生了計算機輔助設(shè)計的概念。

　　八十年代為ＣＡＥ階段，與ＣＡＤ相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計，這就是計算機輔助工程的概念。ＣＡＥ的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，ＰＣＢ后分析。

　　九十年代為ＥＳＤＡ階段，盡管ＣＡＤ／ＣＡＥ技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，各種ＥＤＡ軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足，人們開始追求：貫徹整個設(shè)計過程的自動化，這就是ＥＳＤＡ即電子系統(tǒng)設(shè)計自動化。

　?。场。牛樱模良夹g(shù)的基本特征

　?。牛樱模链砹水?dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ＡＳＩＣ）實現(xiàn)，然后采用硬件描述語言（ＨＤＬ）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法，具體流程參見４．２節(jié)。下面介紹與ＥＳＤＡ基本特征有關(guān)的幾個概念。

　　３．１　“自頂向下”的設(shè)計方法

　?。保澳昵?，電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（Ｂｏｔｔｏｍ–Ｕｐ）的構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。

　　高層次設(shè)計給我們提供了一種“自頂向下”（Ｔｏｐ–Ｄｏｗｎ）的全新設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。

　?。常病。粒樱桑迷O(shè)計

　　現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ?。樱穑澹悖椋妫椋恪。桑睿簦澹纾颍幔簦澹洹。茫椋颍悖酰椋簦螅┬酒M行設(shè)計。ＡＳＩＣ按照設(shè)計方法的不同可分為：全定制ＡＳＩＣ，半定制ＡＳＩＣ，可編程ＡＳＩＣ（也稱為可編程邏輯器件）。

　　設(shè)計全定制ＡＳＩＣ芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由ＩＣ廠家掩膜制造完成。優(yōu)點是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點是：開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。

　　半定制ＡＳＩＣ芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間。

　　可編程邏輯芯片與上述掩膜ＡＳＩＣ的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，無須ＩＣ廠家的參與，大大縮短了開發(fā)周期。

　　可編程邏輯器件自七十年代以來，經(jīng)歷了ＰＡＬ、ＧＡＬ、ＣＰＬＤ、ＦＰＧＡ幾個發(fā)展階段，其中ＣＰＬＤ／ＦＰＧＡ屬高密度可編程邏輯器件，目前集成度已高達２００萬門／片，它將掩膜ＡＳＩＣ集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴大時，它可以很容易的轉(zhuǎn)由掩膜ＡＳＩＣ實現(xiàn)，因此開發(fā)風(fēng)險也大為降低。

　　上述ＡＳＩＣ芯片，尤其是ＣＰＬＤ／ＦＰＧＡ器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。

　?。常场∮布枋稣Z言

　　硬件描述語言（ＨＤＬ—Ｈａｒｄｗａｒｅ?。模澹螅悖颍椋穑簦椋铮睢。蹋幔睿纾酰幔纾澹┦且环N用于設(shè)計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。例如一個３２位的加法器，利用圖形輸入軟件需要輸入５００至１０００個門，而利用ＶＨＤＬ語言只需要書寫一行Ａ＝Ｂ＋Ｃ即可，而且ＶＨＤＬ語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ＡＢＥＬ–ＨＤＬ、ＡＨＤＬ，由不同的ＥＤＡ廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克服以上不足，１９８５年美國國防部正式推出了ＶＨＤＬ（Ｖｅｒｙ?。龋椋纾琛。樱穑澹澹洹。桑谩。龋幔颍洌鳎幔颍濉。模澹螅悖颍椋穑簦椋铮睢。蹋幔睿纾酰幔纾澹┱Z言，１９８７年ＩＥＥＥ采納ＶＨＤＬ為硬件描述語言標(biāo)準(zhǔn)（ＩＥＥＥ?。樱裕模保埃罚叮?。

　?。郑龋模淌且环N全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此ＶＨＤＬ幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用ＶＨＤＬ來完成。ＶＨＤＬ還具有以下優(yōu)點：

　　（１）ＶＨＤＬ的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而化較少的精力于物理實現(xiàn)。

　　（２）ＶＨＤＬ可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。

　?。ǎ常郑龋模痰脑O(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。

　　（４）ＶＨＤＬ是一個標(biāo)準(zhǔn)語言，為眾多的ＥＤＡ廠商支持，因此移植性好。

　?。常础∠到y(tǒng)框架結(jié)構(gòu)

　?。牛模料到y(tǒng)框架結(jié)構(gòu)（Ｆｒａｍｅｗｏｒｋ）是一套配置和使用ＥＤＡ軟件包的規(guī)范，目前主要的ＥＤＡ系統(tǒng)都建立了框架結(jié)構(gòu)，如Ｃａｄｅｎｃｅ公司的Ｄｅｓｉｇｎ　Ｆｒａｍｅｗｏｒｋ，Ｍｅｎｔｏｒ公司的Ｆａｌｃｏｎ　Ｆｒａｍｅｗｏｒｋ，而且這些框架結(jié)構(gòu)都遵守國際ＣＦＩ組織（ＣＡＤ?。疲颍幔恚澹鳎铮颍搿。桑睿椋簦椋幔簦椋觯澹┲贫ǖ慕y(tǒng)一技術(shù)標(biāo)準(zhǔn)。Ｆｒａｍｅｗｏｒｋ能將來自不同ＥＤＡ廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中信息的傳輸與共享，是并行工程和Ｔｏｐ–Ｄｏｗｎ設(shè)計方法的實現(xiàn)基礎(chǔ)。

　?。础。牛模良夹g(shù)的基本設(shè)計方法

　?。牛模良夹g(shù)的每一次進步，都引起了設(shè)計層次上的一個飛躍，可以用圖１說明

　　圖１?。牛模良夹g(shù)設(shè)計層次的變化

　　物理級設(shè)計主要指ＩＣ版圖設(shè)計，一般由半導(dǎo)體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。

　　４．１　電路級設(shè)計

　　電路級設(shè)計工作流程如圖２所示，電子工程師接受系統(tǒng)設(shè)計任務(wù)后，首先確定設(shè)計方案，同時要選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。接著進行第一次仿真，包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。系統(tǒng)在進行仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。

　　仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行ＰＣＢ板的自動布局布線。在制作ＰＣＢ板之前還可以進行后分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進行第二次仿真，也稱為后仿真，這一次仿真主要是檢驗ＰＣＢ板在實際工作環(huán)境中的可行性。

　　由此可見，電路級的ＥＤＡ技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面的了解系統(tǒng)的功能特性核物理特性，從而將開發(fā)風(fēng)險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。

　　圖２　電路級設(shè)計工作流程

　　圖３　系統(tǒng)級設(shè)計工作流程

　?。矗病∠到y(tǒng)級設(shè)計

　　進入９０年代以來，電子信息類產(chǎn)品的開發(fā)明顯出現(xiàn)兩個特點：一是產(chǎn)品的復(fù)雜程度加深；二是產(chǎn)品的上市時限緊迫，然而電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計輸入，仿真和分析，設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，為此引入了一種高層次的電子設(shè)計方法，也稱為系統(tǒng)級的設(shè)計方法。

　　高層次設(shè)計是一種“概念驅(qū)動式”設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標(biāo)進行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計算機后，ＥＤＡ系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。具體的設(shè)計流程見圖３。

　　高層次設(shè)計步驟如下：

　　第一步：

　　按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。

　　第二步：

　　輸入ＶＨＤＬ代碼，這是高層次設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。

　　第三步：

　　將以上的設(shè)計輸入編譯成標(biāo)準(zhǔn)的ＶＨＤＬ文件。對于大型設(shè)計，還要進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性，因為對于大型設(shè)計，綜合、適配要花費數(shù)小時，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間，一般情況下，可略去這一仿真步驟。

　　第四步：

　　利用綜合器對ＶＨＤＬ源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件，這是將高層次描述轉(zhuǎn)化硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ＡＳＩＣ芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的，一般設(shè)計，這一仿真步驟也可略去。

　　第五步：

　　利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后，產(chǎn)生多項設(shè)計結(jié)果：①適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；②適配后的仿真模型；③器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后的時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改ＶＨＤＬ源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。

　　第六步：

　　將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片ＦＰＧＡ或ＣＰＬＤ中。如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由ＡＳＩＣ形式實現(xiàn)。

　　５．　結(jié)束語

　?。牛模良夹g(shù)是電子設(shè)計領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的ＥＤＡ工具問世，然而，我國ＥＤＡ技術(shù)的應(yīng)用水平長期落后于發(fā)達國家。因此，廣大電子工程人員要盡早掌握這一先進技術(shù)，這不僅是提高設(shè)計效率的需要，更是我國電子工業(yè)在世界市場上生存、竟?fàn)幣c發(fā)展的需要。