求高穩(wěn)定的500MHz時鐘電路
各大俠，我在做一個產(chǎn)品，需要產(chǎn)生一個高穩(wěn)定的500MHz時鐘。
所謂高穩(wěn)定，就是很低jitter的意思。
該時鐘是用來給ADC用的，jitter大就意味著取樣精度降低，所以需要很低jitter。
因為是用在產(chǎn)品上，所以價錢當(dāng)然越低越好，沒有目標價格。
請用類似器件的大俠推薦一下。
提問者：nvywerwrq
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提問時間：08-21 20:57
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- 13條回答
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khsahdwu
08-30 05:47
DIY的行不?通訊用的PLL控制的VCO夠穩(wěn)定的，很漂亮的正弦波
UHF頻段的8825這顆PLL芯片估計也就兩三塊人民幣，VCO兩塊錢就能搭，步進12.5khZ, 爽
這個頻率弄整形，沒譜，振蕩幅度搞高點，用二極管鉗位出來上升沿會比較徒
瞎想的，能不能用不清楚，可能是叟主意
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semiaxis
08-27 02:36
你那個牛X的FPGA不能分一點資源做PLL？
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w525170414
08-27 22:27
AD9516, 0.25~2.95GHz, 抖動1pS, 不過
萬片報價10.75美元/片:curse:
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uweuewyfydsf
08-22 06:33
FPGA的PLL，jitter大得要死，不可用的。
DIY沒問題，我是想找個成熟的電路方案。
去元器件網(wǎng)站也能找到一些，但是各家說各家自己的好，也不知道怎么選擇。
看看同學(xué)們怎么選怎么用，我也跟著用好了。
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a38001230
08-24 19:41
貌似ADC可以異步工作的吧，對精度沒多大要求，先別弄PLL，直接上個高Q的LC電容三點式。雖說精度不高，但短時間內(nèi)不至于有抖動
或者上淘寶花幾十塊錢淘一個462MHz的二手對講機先測試可行性，這個有晶體穩(wěn)頻
只要有0.5W的功率，天線上就有5Vrms的射頻電壓(50R阻抗），Vp-p=7V
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yueyue521y
08-22 22:17
看來，沒什么人在這塊有經(jīng)驗。
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wu58518
08-25 03:23
這個只能買現(xiàn)成的。再貴也要先買個來試試，總不能拖下去。
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ringalinga
08-29 00:18
找了很久，MAXIM的MAX3638好像可以，不知道有沒有人用過。好不好買。
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wonick
08-22 17:59
看你要求的指標是多少了，你這個關(guān)鍵是要高穩(wěn)定度的時鐘源，一般的時鐘分配芯片的抖動性能基本可滿足要求，但是頻率穩(wěn)定的時鐘源就很難找了，普通晶振，溫漂很大，很難滿足要求，溫補晶振很難找到滿足要求的，去找專業(yè)的恒溫晶振，再不行就用原子鐘.
另外，你還得買一臺安捷倫的頻率計，來測試這些晶振的穩(wěn)定性，市面上售價在100塊以下的晶振，沒有一款滿足要求。
電螞蟻的做法不合適
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胡政鵬測試_8
08-29 01:30
謝謝Drentsi指點。
其實我的指標只是針對抖動，即jitter，或者說短期穩(wěn)定度夠好就行了，長期穩(wěn)定度沒什么要求，溫漂之類的可以不考慮。
所以我打算用普通晶振加PLL，產(chǎn)生low jitter 的時鐘，然后用時鐘分配芯片來分配，不知道這個方案，能不能達到我要求。如果可行，能不能幫我推薦一些芯片。
網(wǎng)上找了一下，只有美國幾家芯片廠有，都在說自家的好。樓上能不能再給點意見？
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yeshard
08-24 14:40
MAXIM的MAX3638，帶了時鐘分配電路，看起來很合適。
但是，研究了一下， clock 跟 clock 之間的延時，即skew，datasheet里面卻提都不提。
所以，心里毛毛的，不太敢用它。
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alisakong
08-22 13:03
50M時鐘感覺還是可以用FPGA的PLL來做的！
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金小小濤
08-25 11:31
這種東西還是選擇集成的比較好，分離器件搭建基本是鬧著玩。 ad9518好像便宜點。另外既然有告訴adc，系統(tǒng)中應(yīng)該也有邏輯期間，所以可能需要多路clock。 另外多數(shù)adc的隨路時鐘是可以調(diào)整時延的，所以也不必很關(guān)心skew。除非你要做好幾個adc的同步。
另外這么高的adc，起輸入始終應(yīng)該是差分的。分離lc就更麻煩了。
fpga做這種時鐘，基本是打擊自己的自信。
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工商網(wǎng)監(jiān)
