老大可以分享你對容差設(shè)計的理解啊

俺也學(xué)maychang整個例子.

樓主的同行整出個RB=hFE*(RC+RC//RL), 無任何條件

不指明任何應(yīng)用條件，那么就應(yīng)該具有普適性。

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OK，在晶體管多極放大器中，第一級的輸出阻抗RL為后級的輸入阻抗，設(shè)為400歐，第一級的RC為10K，12V供電得到一個很低的集電極電壓（1伏多）。
有點經(jīng)驗的人，先不管溫度穩(wěn)定性如何。先把Rc加5%，RB減5%，第一級就飽和掛了。

這就是“無容差設(shè)計”。

容差設(shè)計，要適應(yīng)儲多工作條件：溫度，濕度，電源波動，器件公差等等...


我個人做了有幾百個計算表，但是我從來不給我的助手用，為什么呢？他們還弄不清楚參數(shù)的容差范圍啊，僅僅是個參考。

搬凳接受各位的再教育

那我上傳各文檔，還有一個不知道啥原因，上傳不了
GJB89-97電路容差分析指南.pdf(431.2 KB, 下載次數(shù): 52)2013-4-15 13:12 上傳點擊文件名下載附件

做芯片的天天跟這個打交道，做分立件的會少些，是由行業(yè)特點決定的：用最老的工藝做，加上封裝測試等，也得25萬往上走，加上周期約3個月，所以合計代價是玩一次要50萬往上走，失敗個三五次，小公司受不了是要倒閉的，所以每年要支付百萬軟件費也值，溫度工藝變化等各種極端情形充分考慮，做出來的電路足夠“樂百氏”，成功率才高。而分立件加急改板也只不過幾百塊錢，代價小，再者老板也不愿意花幾十萬買軟件。

分立件加急板表面上改一次只要幾百塊, 實際上運作成本遠遠不止, 至少要大一兩個數(shù)量級. 相對而言, 單片機軟件開發(fā)者的機會就比較多, 整個產(chǎn)品的設(shè)計過程中, 可以改幾十次, 甚至幾百幾千次, 反正驗證時間就那么幾分鐘.

由于電路數(shù)字化，系統(tǒng)硬件中大量引入可編程的軟件，如MCU、DSP以及FPGA等，系統(tǒng)硬件容差設(shè)計的重要性大大降低。道理很簡單，“容差”通過事后的軟件的升級而得到改正。

軟件也需要容差設(shè)計??！1

設(shè)計有三：

一） 系統(tǒng)功能

二） 器件參數(shù)

三） 實現(xiàn)容差

如果此帖能引發(fā)各位的思考，其目的也就達到了。

占座，認真聽課。