怎么整成貼了，點(diǎn)錯(cuò)了，不好意思

有可能產(chǎn)生閂鎖效應(yīng)了. 在電機(jī)兩端加些續(xù)流,吸收措施看看.

閂鎖效應(yīng)
??　閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴(yán)重會(huì)導(dǎo)致電路的失效，甚至燒毀芯片。閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個(gè)三極管正偏時(shí)，就會(huì)構(gòu)成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會(huì)處于正偏狀態(tài)。 靜電是一種看不見的破壞力，會(huì)對(duì)電子元器件產(chǎn)生影響。ESD 和相關(guān)的電壓瞬變都會(huì)引起閂鎖效應(yīng)（latch-up）是半導(dǎo)體器件失效的主要原因之一。如果有一個(gè)強(qiáng)電場(chǎng)施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會(huì)因介質(zhì)擊穿而損壞。很細(xì)的金屬化跡線會(huì)由于大電流而損壞，并會(huì)由于浪涌電流造成的過熱而形成開路。這就是所謂的“閂鎖效應(yīng)”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。

　　MOS工藝含有許多內(nèi)在的雙極型晶體管。在CMOS工藝下，阱與襯底結(jié)合會(huì)導(dǎo)致寄生的n-p-n-p結(jié)構(gòu)。這些結(jié)構(gòu)會(huì)導(dǎo)致VDD和VSS線的短路，從而通常會(huì)破壞芯片，或者引起系統(tǒng)錯(cuò)誤。
　　例如，在n阱結(jié)構(gòu)中，n-p-n-p結(jié)構(gòu)是由NMOS的源，p襯底，n阱和PMOS的源構(gòu)成的。當(dāng)兩個(gè)雙極型晶體管之一前向偏置時(shí)（例如由于流經(jīng)阱或襯底的電流引起），會(huì)引起另一個(gè)晶體管的基極電流增加。這個(gè)正反饋將不斷地引起電流增加，直到電路出故障，或者燒掉。
　　可以通過提供大量的阱和襯底接觸來避免閂鎖效應(yīng)。閂鎖效應(yīng)在早期的CMOS工藝中很重要。不過，現(xiàn)在已經(jīng)不再是個(gè)問題了。在近些年，工藝的改進(jìn)和設(shè)計(jì)的優(yōu)化已經(jīng)消除了閂鎖的危險(xiǎn)。

G極只要大于10V就會(huì)完全導(dǎo)通的

1. 不會(huì)因?yàn)樨?fù)載過小而壞掉
2. 沒說一定是閂鎖了
3. 似乎樓主測(cè)試畢，GS沒短路

1. 把管子拆下來用萬用表量,看還通嗎
2. 先把電機(jī)的反電勢(shì)改善了,排除外圍可能,換個(gè)好的試.

漏源間超過耐壓也會(huì)導(dǎo)致?lián)舸┒搪贰?

DS間電壓沒有超過耐壓值，還差得遠(yuǎn)勒

感性負(fù)載，需要在負(fù)載兩端并聯(lián)續(xù)流二極管，沒有這個(gè)二極管的話，估計(jì)是MOS關(guān)斷過程自感電動(dòng)勢(shì)擊穿了MOS

一般的MOS本身應(yīng)該有個(gè)寄生的體二極管，有的話不用加了就

毎天上演可笑的故事！…