CPLD邏輯電路
　　
　　圖6是CPLD內(nèi)部邏輯電路，CPLD選用的是LATTICE公司的ispLSI1016E，邏輯設(shè)計采用原理圖輸入法，主要功能是對MUX的通道進(jìn)行選擇、對A/D轉(zhuǎn)換器進(jìn)行控制及產(chǎn)生自檢代碼等。圖中有三個主要器件：數(shù)據(jù)雙向開關(guān)、數(shù)據(jù)鎖存器、譯碼器。數(shù)據(jù)雙向開關(guān)的OE為低時，數(shù)據(jù)A0～A7傳向單片機的數(shù)據(jù)線D0～D7,該數(shù)據(jù)正常時是自檢代碼AAH，當(dāng)OE為高時，單片機數(shù)據(jù)傳向CPLD內(nèi)部的鎖存器，用來對多路模擬開關(guān)進(jìn)行選擇。端口地址譯碼使用了單片機的RD、WR、P22、P23引腳，還使用了單片機的P20及P21引腳，它們分別連接到A/D轉(zhuǎn)換器CS和CE端，具體地址定義如下：
　　
CPLD自檢測地址：0x0700
通道選擇數(shù)據(jù)鎖存器地址：0x0b00
A/D轉(zhuǎn)換器寫地址：0x0c00
A/D轉(zhuǎn)換器讀地址：0x0e00
　　
　　信號MUX1～MUX5是MUX電路的前級芯片選擇信號，高電平有效;DD0～DD2是MUX電路前級的通道選擇信號，取值范圍是0～34，對應(yīng)模擬通道的1～35;DD5～DD7是MUX電路的后級通道選擇信號，取值范圍為0～4，分別對應(yīng)前級的五個MUX的輸出信號。這些信號的產(chǎn)生過程是：單片機通過數(shù)據(jù)線D0～D7將通道選擇數(shù)據(jù)及芯片選擇數(shù)據(jù)送到鎖存器，產(chǎn)生通道選擇信號DD0～DD2及DD5～DD7，再將部分?jǐn)?shù)據(jù)進(jìn)行譯碼產(chǎn)生MUX的片選信號MUX1～MUX5。

圖6 CPLD邏輯電路